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请教LATTICE CPLD XO2

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串口只接受8位数据，怎样把16位数据分成两组放在寄存器再进行传送

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XILINX vivado中debug总是经常提示 the core clock is slow or no core connected for this ila

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XILINX DDR3 有时候init_calib_complete拉高，读写数据以后，app_rdy就一直为低

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怎么将这10bit数据弄到写fifo中，然后再读这个fifo的时候转成128bit呢？

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使用LATTICE（莱迪思）FPGA的CrossLink器件我需要什么LICENSE？

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ISE14.7进行后仿真的时候总是报ERROR:Simulator:702 - Can not find design unit work.glbl in library work located at isim/work

匿名

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用lattice的ecp5G，不知道怎么使用loopback进行调试？

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如何对D触发器进行简单的仿真文件的编写（本人使用的Vivado 2018.2）

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【FPGA-xilinx】ise中已知.v文件，怎样可以查看其ip核具体设置

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这个代码写成这样是根据什么语法呢？ [已关闭]

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请问一个线阵相机是通过SPI方式传输数据的，但是为什么相机模块有多达64个dataout引脚

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用vivado烧录程序显示在目标本地主机上未检测到设备

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有没有介绍 ISE软件ucf文件的资料？

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signaltap调试问题

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DDR3 layout-ECP3

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sspi加载ecp5或者ECP3

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LCMXO256C-3T100C 烧录怎么加密操作？

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想用crosslink的MIPI来点亮2K屏，0基础要怎么学？

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有谁弄过MCU通过SSPI方式配置 LATTICE XO3 XO2 CPLD的？

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请问AD9371射频板可以应用在vc707上吗？

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关于三段式状态机条件触发动作

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signaltap调试问题 [已关闭]

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新设计的FPGA的pcb板输出电压不正常

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如何整洁设计FPGA代码2

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如何设计FPGA干净的代码

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【转】FPGA基础入门实现图像暗通道输出（FPGA去雾算法相关）

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如何通过DRP修改GTH的线速率

匿名

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请教一个问题，在VHDL这个进程中这两个语句是顺序执行的吗?

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VHDL中string的使用

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英特尔®Arria®10和英特尔Cyclone®10GX I / O PLL的VCO频率是否低于器件数据表中显示的最小值？

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Vivado约束 - 关键警告：[时序38-250]生成的时钟clk_50_1仅禁用主时钟clk1的路径

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Vivado - route_design无法布线GT REFCLK连接

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ECP5使用DDR3的ip核时，设置IP核时钟为333MHz时，示波器测到sclk_out时钟不是333/2MHz。

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哪里可以获得ECP5和DDR3之间的接线图？

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【圈友提问】求LATTICE ECP5 FPGA的serdes入门资料？

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【圈友提问】LATTICE XO2 CPLD 模拟JTAG烧录问题请教

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【圈友提问】求教一下，使用FPGA Advantage 生成代码时出现这个问题怎么解决？

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【圈友提问】lattice FPGA的XCF文件会被破解之类的吗？

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【圈友提问】LATTICE ecp5G FPGA的serdes添加调试核状态显示timeout error，请问这是什么问题？

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LATTICE FPGA 的reveal工具不能添加触发选项怎么解决？

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请问lattice crosslink FPGA 的MIPI IP里的rx频率设置有什么影响？

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请问Lattice crosslink FPGA的MIPI硬核IP该怎么设置？

匿名

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为什么LATTICE EPC5 FPGA的sdrdes通过SCI写进去的值和读出来的值不一致？

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LATTICE ECP3 ECP5 FPGA DDR3调试经验分享

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如何通过Diamond Programmer对传统/老器件进行编程？

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LATTICE FPGA USB3.0 UVC方案verilog源代码音频卡顿问题求助

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tse mii能抓到pc发来的包，但是data_rx却一直没有信号，是tse初始化出问题了吗？本人第一次用tse，望详解，谢谢

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【圈友提问】Lattice DIAMOND 入门资料怎样加IP，怎样仿真？

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【圈友提问】xilinx ISE怎么查看子模块的资源消耗情况?

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