Hi FPGA - 最专业的FPGA论坛

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Lattice LIF-MD6000使用 mipi d-phy to CMOS接上refclk時編譯不過

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为什么QuartusII 13.1不能仿真？该怎么解决

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Ubuntu 18.04/16.04 安装破解 VCS 2016/2018 和 Verdi 2016/2018，以及和vivado联合仿真

匿名

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ALTERA哪個型號的IO 可以到1G bit/sec

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设计一个CPU大概需要多少逻辑门?

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萌新提问大佬：请问case语句太多有简便得编写方法吗？

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intel FPGA 控制sdram 帧差法出错

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AN515激活驱动程序的问题

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如何打开一个已存在的ModelSim工程

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cyclone 10 利用JESD204B进行AD采集调试协助，有偿

匿名

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关于单片机模拟jtag 对4300的下载jed问题

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想问下大家在使用Xilinx A7系列的FPGA来开发SoC时，自己写的IP模块，是如何挂接到总线的Dummy上的？

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【圈友提问】用单片机 ARM MCU通过JTAG给LATTICE CPLD XO2快速进行固件升级的方法是否可靠？

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关于lattice jed 下载问题

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7系列GTP / GTH - 仿真速度太慢，加快仿真

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哪位大神有linux版本的modelsim,能发个网盘连接

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FPGA实现12路SPI数据采集+以太网TCP/IP数据传输问题

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关于帧间差分法的问题

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用于边缘计算、云计算的FPGA芯片以及相应开发板，有哪些性价比高一些？

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FPGA 同步复位为什么不会产生亚稳态

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nandflash读不出坏块标记，读出来的全是ff'h

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fpga多时钟源的问题。

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分享一大波FPGA技术论文及代码

大侠请留步

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Artix-7 FPGA GTP收发器的设计咨询：量产芯片的RX复位序列要求

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FPGA如何产生相位延迟为0.5ns的两个脉冲？

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vivado功能仿真ERROR: [Common 17-39] 'launch_simulation' failed due to earlier errors.

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FPGA无关模块之间相互影响

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关于lattice USBN_2a 下载器的时序

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VIVADO IP流——如何修改/编辑VIVADO中的IP核心源文件？

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求7 series FPGAs Transceiver Wizard IP的应用实例

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详解FPGA实现8b10b编码原理（含VHDL及verilog源码）

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如何使用MAX II CPLD产生422KHz-428KHz的方波调频信号，频率分辨率为100Hz。

匿名

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跪求crosslink cmos to dphy 可以run simulation 的source

匿名

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cmos to dphy如何 initial?

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FPGA重要参数，FPGA选型时候要注意什么呢

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quartus中的RTL中选择器、D触发器的折叠和全部显示

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Altera 8B/10B IPh核如何调用？？？

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quartus13.0将包含有子模块的顶层模块生成qxp文件，导入新的工程中提示找不到qxp工程中的子模块怎么解决

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BittWorks II Toolkit – host

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大家好，请教下V-by-one数据提取，数据提取顺序是这样的吗

dream_and _action

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关于病房呼叫系统的FPGA程序

匿名

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怎么把xilinx 的AXI-can IP 核配置到正常工作模式

会飞的假老练

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请教大家一个小问题，多路数据怎样送入FIFO

我叫布拉格

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win10 Diamond3.11通过reveal抓取信号问题

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MCU模拟JTAG接口对LATTICE CPLD进行在线编程加载

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请问FPGA芯片的商业级、工业级、军工级是怎么区分出来的？

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全局时标如何可靠实现？

匿名

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求助：关于实现类似双边沿单稳态电路的办法，使用的是xilinx的ZYNQ7010。

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FPGA 实现视频拉伸或转换

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如何用Verilog写viterbi算法？

a持之以恒boy

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