RSS
排序 » 按日期 按活跃度 ▼ 按回答数 按投票
23
查看
0
回答
0
投票

vivado布局布线后仿真

PST1787979262
18
查看
1
回答
0
投票

vivado中axi总线读写问题

popomao
22
查看
0
回答
0
投票

zynq7020开发板IP核许可证问题

wlfzzr
27
查看
0
回答
0
投票

FPGA设计之SOC系列Qsys初探

匿名
31
查看
0
回答
0
投票

Vivado上电触发ILA的操作方法

匿名
35
查看
0
回答
0
投票

modelsim常见错误亲自踩坑篇

匿名
37
查看
0
回答
0
投票

xilinx FPGA GTH参考输入时钟的电平标准

匿名
26
查看
0
回答
0
投票

PCIe中Lane的个数问题

匿名
18
查看
0
回答
0
投票

xilinx Ultrascale FPGA的 STARTUPE3介绍

匿名
27
查看
0
回答
0
投票

发现了两个开发xilinx FPGA zynq实用的命令

匿名
19
查看
0
回答
0
投票

xilinx FPGA ZYNQ SG DMA和普通DMA的区别

匿名
37
查看
0
回答
0
投票

xilinx 7系列FPGA 回读配置文件

匿名
22
查看
0
回答
0
投票

xilinx zynq7015 Flash 编程失败 programming failed

匿名
27
查看
0
回答
0
投票

vivado2018.3 连接JTAG的问题

匿名
33
查看
0
回答
0
投票

log2在verilog里面到底有什么用？

匿名
45
查看
0
回答
0
投票

Vivado如何计算关键路径的保持时间裕量？

匿名
15
查看
0
回答
0
投票

verilog2005的操作之对数函数

匿名
17
查看
1
回答
0
投票

axi_ad9361的使用

popomao
14
查看
0
回答
0
投票

Verilog实现边沿检测

xilinx_wiki
注册
登录

☆☆☆贡献榜☆☆☆

shawn 头像popomao 头像inner 头像Airkids_zz 头像yinhk 头像comehope 头像pipisan 头像hmf1235789 头像ii1397 头像xilinx_wiki 头像MissingL 头像项飞 头像chummyhe 头像a589598 头像北落师门- 头像sea.li 头像以太风吹 头像冰河 头像压着我头发啦 头像QQ2224043166 头像不想加班_85 头像gui401 头像hawkgreen 头像rqqt 头像fyongfu 头像daxiong 头像PST1787979262 头像wlfzzr 头像陈善卓 头像bxhzct 头像

友情链接

标签

CPLD DSP FFT FPGA FPGA_Avalon_NIOS GTH ILA IOB ISE Idelay JESD204 JTAG MCU ModelSim NIOS_II NVME PCI PCIE QUARTUS Qsys UltraScale Verilog Vivado XILINX_FPGA Zynq axi_ad9361 iddr lattice vitis xilinx 位宽转换 时序约束 有偿开发 模拟JTAG 水声通信 电源对地阻值 配置 阻抗