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Intel quartus prime pro 21.2安装arria10的FPGA器件库错误问题解决办法汇总

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国产FPGA 安陆科技(Anlogic) MIPI 开发教程系列(1)

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[PCIe] PCIe为什么要增加Precoding？

匿名

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QuartusPrame 19.1之后的版本安装Nios

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求问PLL时钟输出引脚在ucf文件中该如何编写

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上传个老物件，82c54的cpld/FPGA实现源码及设计文档

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[PCIe]DFE-码间干扰的克星还是救星？

匿名

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[PCIe]TxEQ小实验

匿名

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寄存器到寄存器时序路径分析

匿名

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借助Vivado Block Design Container轻松实现Block复用

匿名

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CDC(三)总线半握手跨时钟域处理

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萌新提问大佬：请问case语句太多有简便得编写方法吗？

墨竹照月影

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NIOS II 软核怎么控制FPGA芯片的引脚

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调用IP核mif文件时报错

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我找了一个AD采样程序，但一些细节问题不太懂

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DMA往SSD中传输数据

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50m高频模拟开关推荐

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fpga对信号做fft变化之后输出会随频率而改变的问题

匿名

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使用以太网IP核接收到一帧数据之后怎么对这一帧数据进行处理，help!

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ISE14.7里编写仿真激励文件在modelsim里没有信号

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关于FPGA进行外部边沿检测，检测不准确问题？

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分享一大波FPGA技术论文及代码

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LATTICE DIAMOND 报错 Based on the current IO attributes settings, port cannot be assigned to pin

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altera quartus的programmer烧录软件可以通过命令来控制烧录么？

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Redpitaya开发

东方未明123

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FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)

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xilinx FPGA 开发软件vivado中的时序约束文件的管理

匿名

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对FPGA的时钟定义的理解

匿名

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FPGA时钟的偏差 —— 时钟倾斜Jitter

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Intel Arria10 FPGA CDR锁定方式

匿名

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intel altera Arria10 FPGA 多个IP块之间动态重配置接收合并(共享)

匿名

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intel altera FPGA配置的三种主要方式

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研究生课程需要用altera de1soc做一个项目，一个月题目自选，请问最合适的项目是什么？

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quartus 布局布线可以跑种子吗，想lattice那样?

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FPGA AD9238采集信号通过HDMI输出显示波形实验时的问题

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为什么我的nios ii 在cyclone iv上，只能跑到110Mhz?

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IO port 'sys_clk' is driving multiple buffers. This will lead to unplaceable/unroutable situation. The buffers connected are: video_clock_inst/inst/clkin1_ibufg {IBUF} adc_pll_inst/inst/clkin1_ibufg {IBUF}

1179334628@qq.com

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前10秒启动程序编写verilog

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移位拼接代码是啥意思，这里没看懂

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在zynq上通过petalinux终端操作GPIO

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为什 qualtus 13.1 ALTPLL 不起作用

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怎么使用 vivado中的 report_methodology?

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lattice crosslink mipi tx,如何实现HS mode 与LP mode间的切换及在LP mode下发包？

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lattice crosslink mipi硬核，如何用modesim仿真

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MAX 10 冷启动运作不正常

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Vivado综合后要解决哪些问题？

匿名

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lattice ecp3 serdes 8B/10B接收数据乱码

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按键消抖模块的verilog代码看的不是很懂，不懂的几行标出，求帮忙看看

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关于FPGA实现128点FFT

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FPGA项目用PCIE协议

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