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Intel Arria10 FPGA CDR锁定方式

匿名

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intel altera Arria10 FPGA 多个IP块之间动态重配置接收合并(共享)

匿名

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intel altera FPGA配置的三种主要方式

匿名

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研究生课程需要用altera de1soc做一个项目，一个月题目自选，请问最合适的项目是什么？

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分享一下利用intel altera FPGA实现高精度ps级TDC的参考设计

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quartus 布局布线可以跑种子吗，想lattice那样?

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FPGA AD9238采集信号通过HDMI输出显示波形实验时的问题

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为什么我的nios ii 在cyclone iv上，只能跑到110Mhz?

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IO port 'sys_clk' is driving multiple buffers. This will lead to unplaceable/unroutable situation. The buffers connected are: video_clock_inst/inst/clkin1_ibufg {IBUF} adc_pll_inst/inst/clkin1_ibufg {IBUF}

1179334628@qq.com

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LATTICE DIAMOND 报错 Based on the current IO attributes settings, port cannot be assigned to pin

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前10秒启动程序编写verilog

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移位拼接代码是啥意思，这里没看懂

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使用以太网IP核接收到一帧数据之后怎么对这一帧数据进行处理，help!

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在zynq上通过petalinux终端操作GPIO

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为什 qualtus 13.1 ALTPLL 不起作用

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怎么使用 vivado中的 report_methodology?

匿名

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lattice crosslink mipi tx,如何实现HS mode 与LP mode间的切换及在LP mode下发包？

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lattice crosslink mipi硬核，如何用modesim仿真

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MAX 10 冷启动运作不正常

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Vivado综合后要解决哪些问题？

匿名

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lattice ecp3 serdes 8B/10B接收数据乱码

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按键消抖模块的verilog代码看的不是很懂，不懂的几行标出，求帮忙看看

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关于FPGA实现128点FFT

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FPGA项目用PCIE协议

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请问FPGA芯片的商业级、工业级、军工级是怎么区分出来的？

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差分时钟从普通IO口输入fpga后不稳定的问题

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初学FPGA,有时会遇到代码看不懂，怎么解决呢？

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如何使复数乘法映射到Xilinx Versal FPGA DSP58中？

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xilinx FPGA 如何使向量乘法映射到DSP58中？

匿名

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FPGA的同步复位与异步复位

匿名

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地点北京，有偿请求xilinx的XC95288 ISA PCI总线驱动开发或排故

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读写SRAM 数据错误

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QuartusPrame Pro版Nios安装

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Xilinx 低功耗-小容量-小封装ZYNQ Ultrascale+ MPSoC, 适用于ZYNQ-7000升级

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quartus ip核调用不成功

中关村彭于晏

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为什么我quartus中初始化后，自加后还是未定态呢，求大佬指教

中关村彭于晏

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quartus13.0将包含有子模块的顶层模块生成qxp文件，导入新的工程中提示找不到qxp工程中的子模块怎么解决

中关村彭于晏

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quartus FIR ip核仿真问题

中关村彭于晏

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random产生正数

中关村彭于晏

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关于quartus ii的双口RAM的ipcore的读写问题

中关村彭于晏

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vivado 2019.2 在ubuntu20.04 上安装到最后阶段时卡住的解决办法!

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MCU模拟JTAG接口对LATTICE CPLD进行在线编程加载

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jed.bin具体是JED文件里面的哪段？

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xilinx FPGA 如何设定寄存器的初始值？

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GT917S数据手册 GT917S编程指南 GT1151Q编程指南 GT1151Q数据手册

匿名

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FPGA怎么实现一张1920X1080的图片放大到3840X2160

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xilinx UltraScale+ 和 Versal FPGA中为什么要用XPM_MEMORY？

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CDC(三)总线半握手跨时钟域处理

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Versal ACAP中物理可级联的LUT到底有什么优势？

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Xilinx FPGA Vivado 降低扇出的又一个好方法

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