Hi FPGA - 最专业的FPGA论坛

排序 » 按日期按活跃度 ▼ 按回答数按投票

42

查看

2

回答

0

投票

NIOS 怎么扩展总线接口

24

查看

0

回答

0

投票

quartus 19.1 下载直链

33

查看

0

回答

0

投票

如何将FPGA开发板上的固定频率根据键盘输入的值进行输出

24

查看

0

回答

0

投票

为什么前者可以输出数据，后者输出为0

我叫布拉格

37

查看

2

回答

0

投票

FPGA重要参数，FPGA选型时候要注意什么呢

12

查看

0

回答

0

投票

win10 Diamond3.11通过reveal抓取信号问题

DXD来此探探

17

查看

0

回答

0

投票

关于quartus ii的双口RAM的ipcore的读写问题

37

查看

0

回答

0

投票

quartus ip核调用不成功

11

查看

0

回答

0

投票

为什么我quartus中初始化后，自加后还是未定态呢，求大佬指教

38

查看

0

回答

0

投票

用7系列FPGA实现SDH帧定位

21

查看

1

回答

0

投票

Xilinx platform studio 新建工程闪退

28

查看

0

回答

0

投票

求教如何用FPGA实现混沌相图

37

查看

0

回答

0

投票

如何在xilinx vivado中快速查找目标cell

26

查看

0

回答

0

投票

xilinx fpga基础概念, 都是net，有什么区别

45

查看

0

回答

0

投票

xilinx fpga基础概念，都是pin，有什么区别？

匿名

10

查看

0

回答

0

投票

xilinx 的VIO你用对了吗？

匿名

41

查看

0

回答

0

投票

xilinx vivado 的Schematic视图下能看到什么？

匿名

37

查看

0

回答

0

投票

调试程序时发生不明情况的异常

41

查看

0

回答

0

投票

什么是奇偶校验位，如何计算，如何用Verilog实现

匿名

21

查看

0

回答

0

投票

关于时序我们要检查哪些内容

27

查看

0

回答

0

投票

vivado fft 计算结果是不是有问题？

27

查看

0

回答

1

投票

自己动手搭建一个简单的数字图像处理FPGA仿真系统

35

查看

0

回答

1

投票

Ubuntu 18.04/16.04 安装破解 VCS 和 Verdi(转载)

匿名

27

查看

0

回答

0

投票

基于fpga的通信控制器

41

查看

1

回答

0

投票

LATTICE DDR3构建错误

30

查看

0

回答

0

投票

crosslink采集mipi信号不稳定

29

查看

1

回答

0

投票

testbench中,forever产生时钟出错

33

查看

0

回答

0

投票

lattice ICE40 系列如何配置它的内存使他脱离外部FLASH 存储在非易失性存储器

匿名

39

查看

4

回答

3

投票

MCU模拟JTAG接口对LATTICE CPLD进行在线编程加载

13

查看

2

回答

2

投票

LATTICE的FPGA开发软件diamond的安装及LICENSE授权教程

31

查看

0

回答

0

投票

quartus实现移位，以下是代码实现32-24的移位，想请教一下always块中是怎么实现，作仿真出不了结果

39

查看

1

回答

0

投票

diamond programmer 下载失败的原因

21

查看

1

回答

0

投票

最近在做一个基于FPGA的PPM调制系统，综合没问题烧录后没有波形

20

查看

1

回答

0

投票

MachXO2 想把内部100M的时钟输出到IO，有什么办法？

41

查看

0

回答

1

投票

有人有兴趣清华大学交叉信息研究院这个FPGA职位吗？

16

查看

1

回答

0

投票

fpga 图像处理相关，怎么实现简单的图像拼接

42

查看

0

回答

0

投票

有人用过quartus 定点转浮点IP核吗

30

查看

0

回答

0

投票

关于帧间差分法的问题

15

查看

1

回答

0

投票

请教LATTICE CPLD XO2

14

查看

1

回答

0

投票

xinlinx k7系列fpga的gtx接口用一个时钟两路sdi输出可以吗？

38

查看

1

回答

0

投票

串口只接受8位数据，怎样把16位数据分成两组放在寄存器再进行传送

25

查看

2

回答

0

投票

XILINX vivado中debug总是经常提示 the core clock is slow or no core connected for this ila

26

查看

1

回答

0

投票

XILINX DDR3 有时候init_calib_complete拉高，读写数据以后，app_rdy就一直为低

34

查看

2

回答

0

投票

怎么将这10bit数据弄到写fifo中，然后再读这个fifo的时候转成128bit呢？

36

查看

3

回答

0

投票

使用LATTICE（莱迪思）FPGA的CrossLink器件我需要什么LICENSE？

23

查看

3

回答

2

投票

请问FPGA芯片的商业级、工业级、军工级是怎么区分出来的？

44

查看

0

回答

0

投票

ISE14.7进行后仿真的时候总是报ERROR:Simulator:702 - Can not find design unit work.glbl in library work located at isim/work

匿名

26

查看

0

回答

0

投票

用lattice的ecp5G，不知道怎么使用loopback进行调试？

16

查看

0

回答

0

投票

如何对D触发器进行简单的仿真文件的编写（本人使用的Vivado 2018.2）

43

查看

0

回答

0

投票

【FPGA-xilinx】ise中已知.v文件，怎样可以查看其ip核具体设置