Altera_wiki 的档案 - 概览

● 分类学者   × 1

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• 错误（10001）：<design> vhd<line>处的Verilog HDL或VHDL错误：不支持对全局信号或变量<name>的引用

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• 如何创建压缩配置比特流以利用Cyclone FPGA的片上解压缩功能？

● 受欢迎的问题   × 27

• VCS - 使用SystemVerilog开关编译SecureIP模型时发生错误
• 是否有可能在英特尔®MAX®10器件中创建描述UFM和CFM（已创建.sof和.hex文件）的二进制文件？
• Virtex-4/5/6 - 如何在配置后使用STARTUP原语驱动CCLK
• Zynq UltraScale + MPSoC，PS DDR - 如何使用DDRC地址映射？
• 如何在Quartus II Assignment Editor 10.0及更高版本中进行参数赋值？
• 11.4 Spartan-6位置 - LX25器件与其他器件具有BUFIO2引脚兼容性问题
• Spartan-6 FPGA - 当不使用eFUSE时，如何连接RFUSE引脚？
• 从版本13.1开始，哪些器件系列已从Quartus II软件中删除？
• 为什么Quartus在使用root_partition.qdb保留外围逻辑时会给出“实例化未定义的实体”错误？
• 配置 - 哪些Spartan-6器件支持AES比特流加密？
• 尝试在Nios II中使用alt_getchar（）时，为什么会出现错误“未定义引用'getc'”？
• Vivado - 使用XDC文件设置DRC严重性
• RapidIO IP核SDC文件中的时序约束导致时序分析错误
• 如何通过FPGA启用HPS以太网接口的时序分析？
• 为什么通过FPGA逻辑将HPS外设时钟连接到外部引脚会导致Quartusfitter错误？
• 如何使用Quartus Prime软件测试英特尔FPGA SVF文件？
• 如何在Quartus II软件中生成串行矢量文件（SVF）？
• 11.5 - 由于IOSTANDARD问题导致的包错误的主答复记录
• Max10器件系列是否支持SignalTap II逻辑分析仪？
• 9.1i配置 - 在XAPP424中仿真JTAG Player时，我的仿真总是在TDO检查指令处失败
• Virtex-5系统监视器Vrefp和Vrefn的最大差异是多少？
• 千兆以太网模式下的收发器PHY能否在1000BASE-X / SGMII自动协商期间补偿恢复时钟和参考时钟之间的时钟频率差异？
• 模块化设计 - 当NGC网表用于模块化设计时，NGDBuild不会生成NGO文件。它是否正确？
• LogiCORE以太网1000BASE-X PCS / PMA或SGMII v7.0内核 - 使用内部时钟分频器和250 MHz参考时钟更新Virtex-4 FPGA的时钟方案
• UltraScale / UltraScale + DDR4 IP - 性能优化，可实现具有异构流程的DDR接口的高利用率
• LogiCORE IP视频屏幕显示（OSD） - 发行说明和已知问题
• 9.1isp1布局规划编辑器 - 不显示TEMAC和Logic之间的CrossLink链接

● 老师   × 1

• 在lattice diamond中改动了一行代码，结果编译时报错 edif2ngd: Problem parsing '%'. 该怎么解决？

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• 在lattice diamond中改动了一行代码，结果编译时报错 edif2ngd: Problem parsing '%'. 该怎么解决？

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• 从版本13.1开始，哪些器件系列已从Quartus II软件中删除？
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• 千兆以太网模式下的收发器PHY能否在1000BASE-X / SGMII自动协商期间补偿恢复时钟和参考时钟之间的时钟频率差异？
• Zynq UltraScale + MPSoC，PS DDR - 如何使用DDRC地址映射？
• UltraScale / UltraScale + DDR4 IP - 性能优化，可实现具有异构流程的DDR接口的高利用率
• LogiCORE IP视频屏幕显示（OSD） - 发行说明和已知问题
• VCS - 使用SystemVerilog开关编译SecureIP模型时发生错误

● 热门的问题   × 22

• 如何在Quartus II Assignment Editor 10.0及更高版本中进行参数赋值？
• 从版本13.1开始，哪些器件系列已从Quartus II软件中删除？
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• 模块化设计 - 当NGC网表用于模块化设计时，NGDBuild不会生成NGO文件。它是否正确？
• LogiCORE以太网1000BASE-X PCS / PMA或SGMII v7.0内核 - 使用内部时钟分频器和250 MHz参考时钟更新Virtex-4 FPGA的时钟方案
• UltraScale / UltraScale + DDR4 IP - 性能优化，可实现具有异构流程的DDR接口的高利用率
• LogiCORE IP视频屏幕显示（OSD） - 发行说明和已知问题
• VCS - 使用SystemVerilog开关编译SecureIP模型时发生错误

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• INTEL FPGA Quartus "Critical Warning (10237)"错误怎么解决？