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• 错误（10001）：<design> vhd<line>处的Verilog HDL或VHDL错误：不支持对全局信号或变量<name>的引用

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• INTEL FPGA Quartus "Critical Warning (10237)"错误怎么解决？

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• RapidIO IP核SDC文件中的时序约束导致时序分析错误
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• Virtex-5系统监视器Vrefp和Vrefn的最大差异是多少？
• 千兆以太网模式下的收发器PHY能否在1000BASE-X / SGMII自动协商期间补偿恢复时钟和参考时钟之间的时钟频率差异？
• Zynq UltraScale + MPSoC，PS DDR - 如何使用DDRC地址映射？
• 模块化设计 - 当NGC网表用于模块化设计时，NGDBuild不会生成NGO文件。它是否正确？
• LogiCORE以太网1000BASE-X PCS / PMA或SGMII v7.0内核 - 使用内部时钟分频器和250 MHz参考时钟更新Virtex-4 FPGA的时钟方案
• UltraScale / UltraScale + DDR4 IP - 性能优化，可实现具有异构流程的DDR接口的高利用率
• LogiCORE IP视频屏幕显示（OSD） - 发行说明和已知问题
• VCS - 使用SystemVerilog开关编译SecureIP模型时发生错误
• 自己动手搭建一个简单的数字图像处理FPGA仿真系统
• 为什么构建SOC预加载器会产生“Makefile：200 ***目标模式不包含'％'。停止。” Windows PC上的错误？
• PROMGen - 支持Platform Flash PROM设计修订（CFI文件格式）

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• 在lattice diamond中改动了一行代码，结果编译时报错 edif2ngd: Problem parsing '%'. 该怎么解决？

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