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● 热门的问题   × 58

• LATTICE FPGA 软件 diamond里面，Verilog 和 vhdl可以混合调用吧？
• LATTICE FPGA 时序约束问题请教
• LATTICE官网关于MIPI的参考原理图在哪里？
• 请教用FPGA做图像缩放，锯齿该怎么消除？
• vivado中inout信号怎么观察？
• lattice 的XO3 FPGA 可以支持Mini-LVDS吗？
• 求助，LATTICE XO2 FPGA下载失败遇到下面错误，怎么检查？
• xilinx 7系列FPGA 芯片I/O delay，I/O ddr和IOB之间的关系
• modelsim常见错误亲自踩坑篇
• verilog2005的操作之对数函数
• xilinx 的FIFO的ip核有类似altera的show-ahead没?
• [FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题（一）
• ASIC和FPGA其实是两个行业,就像verilog和c是两个不同的语言一样
• xilinx FPGA ZYNQ SG DMA和普通DMA的区别
• [FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第二回书
• [FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第一回书
• NXP MPU IMX 系列上的Linux Android HarmonyOS 开发从入门到放弃 (一)
• FMC 子板 12bit 4通道 125M LVDS ADC FL9627 FPGA verilog 驱动源代码
• xilinx Ultrascale FPGA的 STARTUPE3介绍
• [FPGA 实现及PCIe IP 核知识点] 全国99.9%不会计算PCIe TX EQ,你会吗？
• Vivado上电触发ILA的操作方法
• xilinx FPGA GTH参考输入时钟的电平标准
• xilinx FPGA开发工具vivado代码写完以后建议大家打开report methodology看看
• 发现了两个开发xilinx FPGA zynq实用的命令
• 分享一个最NB的GVIM verilog 插件，撸起fpga代码来让你事半功倍
• [FPGA 实现及PCIe IP 核知识点] Equalization的4个phase，你真的了解吗
• [FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）
• [FPGA 实现及PCIe IP 核知识点] 写为什么不能超越写？和你想象的一样吗？
• 分享几个FPGA常用接口的动态图
• xilinx zynq FPGA 温度过高OT（Over Temperature），导致程序跑飞了
• 一文读懂高速互联的阻抗及反射 上中下 汇总
• 我的modelsim已经设置了gb2312了，为何代码还是不能显示中文注释？
• 华为内部FPGA技术文档 FPGA之FIFO经验
• log2在verilog里面到底有什么用？
• 采用altera cyclone IV FPGA 设计的2048点FFT源码分享
• FPGA DIY《数字示波器原理大全》文档分享
• 《卷积神经网络的FPGA并行加速方案设计》pdf分享
• xilinx FPGA平台DDR3设计教程之仿真与综合
• FPGA实现 RS485接口规范及应用文档分享
• [FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题（二）
• FPGA 实现 FFT 相关资料 (可视化复分析)Needham.visual-complex-analysis 分享
• FPGA实现I2C I2S I3C CAN接口相关资料分享
• xilinx 7系列FPGA 回读配置文件
• 《FPGA并行编程以HLS实现数字信号处理为例》PDF档分享
• FPGA对接USB芯片必备资料分享
• verilog怎样实现取对数的函数来自定义位宽
• verilog 中的>>符号移位有没有办法带符号位移位？
• CAN总线接口资料分享
• FPGA 实现 DDS 源码分享
• cyclone10 GX FPGA XCVR 自环测试工程及说明文档
• FPGA设计之SOC系列Qsys初探
• modelsim新增技巧之coverage和tcl
• FPGA实现丢掉错误包的代码示例
• [FPGA 实现及PCIe IP 核知识点] 怎样读取PCI configuration space in Legacy way
• 请问EPCS64配置EP4SGX230够吗？
• 发个cyclone10 GX的chip to chip的 XCVR demo例程，上板实测完美
• xilinx zynq7015 Flash 编程失败 programming failed
• 请教，ALTERA FPGA如何理解管脚的图形符号，有什么参考么？

● 学生   × 1

• 请教用FPGA做图像缩放，锯齿该怎么消除？

● 老师   × 1

• LATTICE FPGA ECP5 调SDI时 serdes输出的时钟一直锁存不住怎么办？

● 编辑   × 1

• lattice FPGA软件diamond 报错“external connection to net gnd is not allowed”怎么办？

● 拥护者   × 1

• 请问LATTICE FPGA软件DIAMOND时序约束中的PAR_ADJ和Hold margin是什么含意,该怎么设置？

● 著名问题   × 37

• LATTICE FPGA 软件 diamond里面，Verilog 和 vhdl可以混合调用吧？
• LATTICE FPGA 时序约束问题请教
• LATTICE官网关于MIPI的参考原理图在哪里？
• 求助，LATTICE XO2 FPGA下载失败遇到下面错误，怎么检查？
• 请教用FPGA做图像缩放，锯齿该怎么消除？
• vivado中inout信号怎么观察？
• xilinx 的FIFO的ip核有类似altera的show-ahead没?
• xilinx 7系列FPGA 芯片I/O delay，I/O ddr和IOB之间的关系
• ASIC和FPGA其实是两个行业,就像verilog和c是两个不同的语言一样
• NXP MPU IMX 系列上的Linux Android HarmonyOS 开发从入门到放弃 (一)
• 分享一个最NB的GVIM verilog 插件，撸起fpga代码来让你事半功倍
• [FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第二回书
• 华为内部FPGA技术文档 FPGA之FIFO经验
• [FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第一回书
• [FPGA 实现及PCIe IP 核知识点] Equalization的4个phase，你真的了解吗
• [FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）
• [FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题（一）
• 分享几个FPGA常用接口的动态图
• FMC 子板 12bit 4通道 125M LVDS ADC FL9627 FPGA verilog 驱动源代码
• lattice 的XO3 FPGA 可以支持Mini-LVDS吗？
• modelsim常见错误亲自踩坑篇
• 《卷积神经网络的FPGA并行加速方案设计》pdf分享
• xilinx FPGA平台DDR3设计教程之仿真与综合
• FPGA实现I2C I2S I3C CAN接口相关资料分享
• FPGA实现 RS485接口规范及应用文档分享
• FPGA DIY《数字示波器原理大全》文档分享
• FPGA 实现 FFT 相关资料 (可视化复分析)Needham.visual-complex-analysis 分享
• 采用altera cyclone IV FPGA 设计的2048点FFT源码分享
• verilog怎样实现取对数的函数来自定义位宽
• log2在verilog里面到底有什么用？
• FPGA实现丢掉错误包的代码示例
• 《FPGA并行编程以HLS实现数字信号处理为例》PDF档分享
• xilinx zynq7015 Flash 编程失败 programming failed
• [FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题（二）
• xilinx FPGA ZYNQ SG DMA和普通DMA的区别
• 请教，ALTERA FPGA如何理解管脚的图形符号，有什么参考么？
• xilinx FPGA GTH参考输入时钟的电平标准

● 评论员   × 1

• Vivado HLS权威中文教程来了！

● 学者   × 1

• LATTICE FPGA 软件 diamond里面，Verilog 和 vhdl可以混合调用吧？

● 自学者   × 2

• LATTICE FPGA 软件 diamond里面，Verilog 和 vhdl可以混合调用吧？
• 请教，ALTERA FPGA如何理解管脚的图形符号，有什么参考么？

● 好回答   × 3

• LATTICE FPGA ECP5 调SDI时 serdes输出的时钟一直锁存不住怎么办？
• lattice FPGA软件diamond 报错“external connection to net gnd is not allowed”怎么办？
• 在用Lattice Diamond 3.1软件过程中，遇到Synthesis exit by 9. Done: error code 9 怎么解决？

● 批评家   × 1

• 为什么LATTICE XO2的CPLD明明有内部晶振，但它的开发板上还要提供外部晶振？

● 受欢迎的问题   × 68

• 请教，ALTERA FPGA如何理解管脚的图形符号，有什么参考么？
• lattice 的XO3 FPGA 可以支持Mini-LVDS吗？
• LATTICE FPGA 软件 diamond里面，Verilog 和 vhdl可以混合调用吧？
• LATTICE FPGA 时序约束问题请教
• LATTICE官网关于MIPI的参考原理图在哪里？
• 请教用FPGA做图像缩放，锯齿该怎么消除？
• vivado中inout信号怎么观察？
• 我的modelsim已经设置了gb2312了，为何代码还是不能显示中文注释？
• 求助，LATTICE XO2 FPGA下载失败遇到下面错误，怎么检查？
• xilinx 7系列FPGA 芯片I/O delay，I/O ddr和IOB之间的关系
• Vivado上电触发ILA的操作方法
• modelsim常见错误亲自踩坑篇
• log2在verilog里面到底有什么用？
• xilinx zynq FPGA 温度过高OT（Over Temperature），导致程序跑飞了
• xilinx FPGA ZYNQ SG DMA和普通DMA的区别
• [FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题（一）
• verilog2005的操作之对数函数
• 发现了两个开发xilinx FPGA zynq实用的命令
• FPGA设计之SOC系列Qsys初探
• [FPGA 实现及PCIe IP 核知识点] 写为什么不能超越写？和你想象的一样吗？
• 采用altera cyclone IV FPGA 设计的2048点FFT源码分享
• xilinx 的FIFO的ip核有类似altera的show-ahead没?
• xilinx Ultrascale FPGA的 STARTUPE3介绍
• ASIC和FPGA其实是两个行业,就像verilog和c是两个不同的语言一样
• xilinx FPGA开发工具vivado代码写完以后建议大家打开report methodology看看
• [FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第二回书
• 一文读懂高速互联的阻抗及反射 上中下 汇总
• [FPGA 实现及PCIe IP 核知识点] 读PCIE spec千百遍，她却视我如初见！第一回书
• FMC 子板 12bit 4通道 125M LVDS ADC FL9627 FPGA verilog 驱动源代码
• [FPGA 实现及PCIe IP 核知识点] Equalization的4个phase，你真的了解吗
• [FPGA 实现及PCIe IP 核知识点] 全国99.9%不会计算PCIe TX EQ,你会吗？
• [FPGA 实现及PCIe IP 核知识点] CRC系列5 - PCIe Gen6 8Byte CRC
• 分享一个最NB的GVIM verilog 插件，撸起fpga代码来让你事半功倍
• NXP MPU IMX 系列上的Linux Android HarmonyOS 开发从入门到放弃 (一)
• xilinx 7系列FPGA 回读配置文件
• xilinx FPGA GTH参考输入时钟的电平标准
• verilog怎样实现取对数的函数来自定义位宽
• [FPGA 实现及PCIe IP 核知识点] 怎样读取PCI configuration space in Legacy way
• [FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）
• 分享几个FPGA常用接口的动态图
• [FPGA 实现及PCIe IP 核知识点] x86架构与PCI架构的关系
• Vivado如何计算关键路径的建立时间裕量？（理论分析篇）
• 华为内部FPGA技术文档 FPGA之FIFO经验
• verilog 中的>>符号移位有没有办法带符号位移位？
• FPGA DIY《数字示波器原理大全》文档分享
• xilinx FPGA平台DDR3设计教程之仿真与综合
• FPGA实现 RS485接口规范及应用文档分享
• 《卷积神经网络的FPGA并行加速方案设计》pdf分享
• FPGA 实现 FFT 相关资料 (可视化复分析)Needham.visual-complex-analysis 分享
• [FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？
• 《FPGA并行编程以HLS实现数字信号处理为例》PDF档分享
• FPGA实现I2C I2S I3C CAN接口相关资料分享
• FPGA实现丢掉错误包的代码示例
• [FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题（二）
• FPGA 实现 DDS 源码分享
• FPGA对接USB芯片必备资料分享
• [FPGA 实现及PCIe IP 核知识点] Excel也能画出PCIE TX均衡后的波形？
• PCIe中Lane的个数问题
• CAN总线接口资料分享
• modelsim新增技巧之coverage和tcl
• cyclone10 GX FPGA XCVR 自环测试工程及说明文档
• 发个quartus prime pro 的license
• real类型的数据在仿真的时候为什么没有小数位?
• 请问EPCS64配置EP4SGX230够吗？
• 发个cyclone10 GX的chip to chip的 XCVR demo例程，上板实测完美
• Vivado如何计算关键路径的保持时间裕量？
• Vivado如何计算关键路径的建立时间裕量？（实践篇）
• xilinx zynq7015 Flash 编程失败 programming failed

● 粉丝   × 1

● 复兴的问题   × 1

• 请问FPGA芯片的商业级、工业级、军工级是怎么区分出来的？

● 组织者   × 1

• 如何访问类型是generic的外设的寄存器?[vitis2019.2]