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2021-10-23 15:05:55 +0800 获得奖牌  受欢迎的问题 ()
2021-10-16 10:39:23 +0800 回答问题 vivado中axi总线读写问题

麻烦发下代码,这图片看起来累。

2021-10-16 10:37:16 +0800 回答问题 FPGA vivado实现后的功能不符合预期

你这个写法根本就是不对的,在FPGA中查找上升沿不能这么搞,要配合时序逻辑,而不是纯组合逻辑。

2021-10-16 10:35:52 +0800 回答问题 用quartus13.0调用modelsim10.5出现问题

看一下提示上所说的报告 lednativelinksimulation.rpt, 里面会有细节。

2021-10-16 10:34:20 +0800 修改问题 用quartus13.0调用modelsim10.5出现问题

用quartus13.0调用modelsim10.5出现问题 小白求问,代码编译成功且路径检查多次无问题,调用modelsim时出现如图所示错误,请问是什么原因造成的?应该如何解决?

2021-10-16 10:32:43 +0800 修改问题 用quartus13.0调用modelsim10.5出现问题

用quartus13.0调用modelsim10.5出现问题 @QMTIM$EQFH@6">F@QMTIM$EQFH@6)UY)0YM.pngUY)0YM.png") 小白求问,代码编译成功且路径检查多次无问题,调用modelsim

2021-10-15 21:11:35 +0800 修改问题 FPGA vivado实现后的功能不符合预期

FPGA vivado实现后的功能不符合预期 我自己做了一个小模块,来实现检测输入信号的上升沿的功能。VCS和vivado synthesis post timing仿真运行都符合预期,但是生成的bit文件下载到fpga则不对。fpga平台

2021-10-13 21:05:24 +0800 问了问题 一文读懂高速互联的阻抗及反射 上中下 汇总

一文读懂高速互联的阻抗及反射 上中下 汇总 一文读懂高速互联的阻抗及反射(上) 何为电阻 在中学时代,我们就接触了电子学中最简单,也是最基础的电学元件:电阻。根据材料的导电性不同,我们可以把材料分为超导体、导体、半导体、绝缘体,其分类的

2021-10-13 09:01:38 +0800 修改问题 采用altera cyclone IV FPGA 设计的2048点FFT源码分享

采用altera cyclone IV FPGA 设计的2048点FFT源码分享 部分代码如下,完整工程代码见文章末尾。 ```verilog module fft2048( rst, clk, invi, dataima

2021-10-13 09:01:03 +0800 问了问题 采用altera cyclone IV FPGA 设计的2048点FFT源码分享

采用altera cyclone IV FPGA 设计的2048点FFT源码分享 部分代码如下, ```verilog module fft2048( rst, clk, invi, dataimagin, datar

2021-10-12 15:53:22 +0800 修改回答 如何用DSP模拟lattice的JTAG下载程序?

LATTICE详细调试咨询可以微信扫码加下面的圈子 非常感谢你的解答! 参照《MCU模拟JTAG接口对LATTICE CPLD进行在线编程加载》我已近研究了lattice生成的svf文件,也明白了SIR和SDR的数据的含义,及svf文件所

2021-10-11 10:07:41 +0800 获得奖牌  受欢迎的问题 ()
2021-10-09 21:59:11 +0800 修改问题 cyclone10 GX FPGA XCVR 自环测试工程及说明文档

cyclone10 GX FPGA XCVR toolkit 自环测试工程及说明文档 使用手册 Cyclone10GXXCVRToolkitReferenceDesignUserGuide.pdf 测试工程,解压后使用quartus 21

2021-10-09 21:56:09 +0800 修改问题 cyclone10 GX FPGA XCVR 自环测试工程及说明文档

cyclone10 GX FPGA XCVR 自环测试工程及说明文档 使用手册 Cyclone10GXXCVRToolkitReferenceDesignUserGuide.pdf 测试工程,解压后使用quartus 21.2的archi

2021-10-09 20:49:18 +0800 问了问题 [FPGA 实现及PCIe IP 核知识点] 怎样读取PCI configuration space in Legacy way

[FPGA 实现及PCIe IP 核知识点] 怎样读取PCI configuration space in Legacy way If you read my previous articles you will learn that

2021-10-09 20:44:53 +0800 问了问题 [FPGA 实现及PCIe IP 核知识点] x86架构与PCI架构的关系

[FPGA 实现及PCIe IP 核知识点] x86架构与PCI架构的关系 Most people think that PCI architecture is no use anymore and PCI slots have b

2021-10-09 20:22:33 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点] Excel也能画出PCIE TX均衡后的波形?

Excel也能画出PCIE TX均衡后的波形? (本文通过特定Pattern,通过Excel来验证TX均衡后的波形) 本文假设你已经阅读过以下两篇文章: 什么是TX均衡系数? 全国99.9%不会计算PCIe TX EQ,你会吗? 掌握了

2021-10-09 20:21:38 +0800 问了问题 [FPGA 实现及PCIe IP 核知识点] 全国99.9%不会计算PCIe TX EQ,你会吗?

[FPGA 实现及PCIe IP 核知识点] 全国99.9%不会计算PCIe TX EQ,你会吗? (本文介绍了如何通过设计Pattern,然后量测相应信号的峰峰值来计算De-emphasis,Preshoot和Boost。同时验证了PCI

2021-10-09 20:16:15 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点] 什么是TX均衡系数?

[FPGA 实现及PCIe IP 核知识点] 什么是TX均衡系数? (本文主要介绍 了PCIe TX Equalization的coefficient,前后bits对当前bit的影响,以及当前bit输出幅度的计算和验证) PCIe协议规定

2021-10-09 20:15:52 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点] 什么是TX均衡系数?

[FPGA 实现及PCIe IP 核知识点] 什么是TX均衡系数? (本文主要介绍 了PCIe TX Equalization的coefficient,前后bits对当前bit的影响,以及当前bit输出幅度的计算和验证) PCIe协议规定

2021-10-09 20:13:17 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点] 什么是TX均衡系数?

[FPGA 实现及PCIe IP 核知识点] 什么是TX均衡系数? (本文主要介绍 了PCIe TX Equalization的coefficient,前后bits对当前bit的影响,以及当前bit输出幅度的计算和验证) PCIe协议规定

2021-10-09 20:05:53 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点] Excel也能画出PCIE TX均衡后的波形?

[FPGA 实现及PCIe IP 核知识点] Excel也能画出PCIE TX均衡后的波形? (本文通过特定Pattern,通过Excel来验证TX均衡后的波形) 本文假设你已经阅读过以下两篇文章: 什么是TX均衡系数? 全国99.9

2021-10-09 20:05:23 +0800 问了问题 [FPGA 实现及PCIe IP 核知识点] 什么是TX均衡系数?

[FPGA 实现及PCIe IP 核知识点] 什么是TX均衡系数? (本文主要介绍 了PCIe TX Equalization的coefficient,前后bits对当前bit的影响,以及当前bit输出幅度的计算和验证) PCIe协议规定

2021-10-09 20:04:11 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点] Excel也能画出PCIE TX均衡后的波形?

Excel也能画出PCIE TX均衡后的波形? (本文通过特定Pattern,通过Excel来验证TX均衡后的波形) 本文假设你已经阅读过以下两篇文章: 什么是TX均衡系数? 全国99.9%不会计算PCIe TX EQ,你会吗? 掌握了

2021-10-09 20:03:55 +0800 问了问题 [FPGA 实现及PCIe IP 核知识点] Excel也能画出PCIE TX均衡后的波形?

Excel也能画出PCIE TX均衡后的波形? (本文通过特定Pattern,通过Excel来验证TX均衡后的波形) 本文假设你已经阅读过以下两篇文章: 什么是TX均衡系数? 全国99.9%不会计算PCIe TX EQ,你会吗? 掌握了

2021-10-09 19:57:29 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题(二)

[FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题(二) 上篇文章咱们介绍了NVMe热插拔背景知识和常见的流程,下来介绍下最常见的NVMe热插入过程遇到的问题以及简单的识别方法。 一、UEFI设置问题 系统在

2021-10-09 19:54:58 +0800 问了问题 [FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题(一)

[FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题(一) NVMe简介 SATA 3.0的速度上限只有6Gbps,随着高性能运算等需求的发展,已经难以满足很多企业级应用场景的需求。而基于PCIe (PCI Ex

2021-10-09 19:53:03 +0800 问了问题 [FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题(二)

[FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题(二) 上篇文章咱们介绍了NVMe热插拔背景知识和常见的流程,下来介绍下最常见的NVMe热插入过程遇到的问题以及简单的识别方法。 一、UEFI设置问题 系统在

2021-10-09 19:52:01 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点]DFE-码间干扰的克星还是救星?

[FPGA PCIe IP 核知识点]DFE-码间干扰的克星还是救星? * 作者: Tarzan* (本文介绍了DFE的基本概念和工作原理) DFE是Decision Feedback Equalizer的缩写,为了了解DFE的工作原理,

2021-10-09 19:51:45 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点]TxEQ小实验

[FPGA PCIe IP 核知识点]TxEQ小实验 作者: Felix 本文旨在用通俗的语言和直观的实验来讲解高速信号中常见的发送端的均衡器的作用。 目前很多串行协议规范都定义了发送端均衡器,用于解决主要由介质损耗引起的码间串扰(IS

2021-10-09 19:51:26 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding?

[FPGA 实现 PCIe IP 核知识点] PCIe为什么要增加Precoding? (本文将根据PCIe Spec Gen5 对Precoding模块进行功能验证) 从PCIe Gen5开始,标准引入了一项新的功能:Precodin

2021-10-09 19:50:53 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding?

[FPGA PCIe IP 核知识点] PCIe为什么要增加Precoding? (本文将根据PCIe Spec Gen5 对Precoding模块进行功能验证) 从PCIe Gen5开始,标准引入了一项新的功能:Precoding。虽然

2021-10-09 19:48:04 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding?

[FPGA PCIe知识点] PCIe为什么要增加Precoding? (本文将根据PCIe Spec Gen5 对Precoding模块进行功能验证) 从PCIe Gen5开始,标准引入了一项新的功能:Precoding。虽然标准本身并

2021-10-09 19:47:45 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点]TxEQ小实验

[PCIe]TxEQ小实验 作者: Felix 本文旨在用通俗的语言和直观的实验来讲解高速信号中常见的发送端的均衡器的作用。 目前很多串行协议规范都定义了发送端均衡器,用于解决主要由介质损耗引起的码间串扰(ISI)问题。电信号一般需要通

2021-10-09 19:47:27 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点]DFE-码间干扰的克星还是救星?

[PCIe]DFE-码间干扰的克星还是救星? * 作者: Tarzan* (本文介绍了DFE的基本概念和工作原理) DFE是Decision Feedback Equalizer的缩写,为了了解DFE的工作原理,我们首先要稍微复习一下传输

2021-10-09 19:46:18 +0800 修改问题 [FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding?

[PCIe] PCIe为什么要增加Precoding? (本文将根据PCIe Spec Gen5 对Precoding模块进行功能验证) 从PCIe Gen5开始,标准引入了一项新的功能:Precoding。虽然标准本身并没有解释为什么需

2021-10-09 19:43:35 +0800 修改问题 cyclone10 GX FPGA XCVR 自环测试工程及说明文档

cyclone10 GX FPGA XCVR toolkit 自环测试工程及说明文档 使用手册 Cyclone10GXXCVRToolkitReferenceDesignUserGuide.pdf 测试工程,解压后使用quartus 21

2021-10-09 19:40:49 +0800 修改问题 cyclone10 GX FPGA XCVR 自环测试工程及说明文档

cyclone10 GX FPGA XCVR 自环测试工程及说明文档 使用手册 Cyclone10GXXCVRToolkitReferenceDesignUserGuide.pdf 测试工程,解压后使用quartus 21.2的archi

2021-10-09 19:37:25 +0800 修改问题 cyclone10 GX FPGA XCVR 自环测试工程及说明文档

cyclone10 GX FPGA XCVR 自环测试工程及说明文档 使用手册 Cyclone10GXXCVRToolkitReferenceDesignUserGuide.pdf 测试工程,解压后使用quartus 21.2的archi

2021-10-09 19:37:14 +0800 修改问题 cyclone10 GX FPGA XCVR 自环测试工程及说明文档

cyclone10 GX FPGA XCVR 自环测试工程及说明文档 使用手册 Cyclone10GXXCVRToolkitReferenceDesignUserGuide.pdf 测试工程,解压后使用quartus 21.2的archi

2021-10-08 20:19:28 +0800 回答问题 使用XCZU4EG-FBVB900发现几个电源对地阻值很低,不敢上电

这个阻值我觉得是正常的。

2021-10-01 11:34:41 +0800 修改问题 FPGA设计之SOC系列Qsys初探

FPGA设计之SOC系列Qsys初探 NIOS II是Altera公司专有的处理器,专门为它的FPGA芯片设计的。NIOS II处理器是可配置的,可以调整以满足特定需求。NIOS II 是针对Altera的FPGA芯片的一款软核处理器。与预

2021-10-01 11:31:30 +0800 问了问题 FPGA设计之SOC系列Qsys初探

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2021-10-01 11:23:31 +0800 问了问题 Vivado上电触发ILA的操作方法

Vivado上电触发ILA的操作方法 上电触发特征可以通过在bit文件中配置ila核以达到设备刚上电就会触发ila核的效果。 具体的操作流程如下: 将要工程按照正常的vivado流程走一遍,直至实现bit文件。 连接FPGA,将上一步

2021-10-01 11:21:05 +0800 问了问题 modelsim常见错误亲自踩坑篇

modelsim常见错误亲自踩坑篇 Modelsim常见错误: 当modelsim单独测试(并不和任何软件一起联调)带有初始化的ROM或RAM时,初始化文件可以是.hex或.mif(两者均支持,并不需要改变modelsim的任何配置)。

2021-10-01 11:16:53 +0800 修改问题 xilinx 7系列FPGA 芯片I/O delay,I/O ddr和IOB之间的关系

xilinx 7系列FPGA 芯片I/O delay,I/O ddr和IOB之间的关系 Idelay,Iddr,IOB: Idelay的输入IDatain由IOB驱动,一般和ibuf输出的信号直接相连。Datain信号不能由IOB驱动,否

2021-10-01 11:16:16 +0800 问了问题 xilinx 7系列FPGA 芯片I/O delay,I/O ddr和IOB之间的关系

xilinx 7系列FPGA 芯片I/O delay,I/O ddr和IOB之间的关系 Idelay,Iddr,IOB: Idelay的输入IDatain由IOB驱动,一般和ibuf输出的信号直接相连。Datain信号不能由IOB驱动,否

2021-10-01 11:11:23 +0800 修改问题 XILINX FPGA ISE编译仿真文件名称详解

xilinx FPGA ISE编译仿真文件名称详解 使用modelsim单独仿真时,如果设计文件中涉及到xilinx的原语或者IP时,需要添加编译生成的仿真库文件。本文介绍一下各个文件的含义。对于高版本的vivado生成的器件,编译完成之后

2021-10-01 11:11:05 +0800 修改问题 XILINX FPGA ISE编译仿真文件名称详解

ISE编译仿真文件名称详解 使用modelsim单独仿真时,如果设计文件中涉及到xilinx的原语或者IP时,需要添加编译生成的仿真库文件。本文介绍一下各个文件的含义。对于高版本的vivado生成的器件,编译完成之后每一个IP核会对应一个文

2021-10-01 11:10:30 +0800 问了问题 XILINX FPGA ISE编译仿真文件名称详解

ISE编译仿真文件名称详解 使用modelsim单独仿真时,如果设计文件中涉及到xilinx的原语或者IP时,需要添加编译生成的仿真库文件。本文介绍一下各个文件的含义。对于高版本的vivado生成的器件,编译完成之后每一个IP核会对应一个文