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2021-06-10 11:39:04 +0800 获得奖牌  著名问题 ()
2021-06-09 08:17:32 +0800 回答问题 前10秒启动程序编写verilog

这是毕业设计还是课程设计?建议直接上闲鱼或者淘宝购买。

2021-06-09 08:16:52 +0800 回答问题 移位拼接代码是啥意思,这里没看懂

这个没啥, rxdata是一个寄存器,寄存器的输入就是把rxreg3的和rx_data[7:1]一起连到寄存器上,画个图你就明白了,野火是做STM32发家的,如果说用FPGA把ARM的例程都跑一遍,那么FPGA就没有存在的意义了,因为价格上

2021-05-20 14:21:04 +0800 获得奖牌  著名问题 ()
2021-04-21 16:52:53 +0800 作最佳回答 为什么LATTICE官方的crosslink开发板在擦除了一下片外FLASH后就再也烧不进去程序了?

我买了一块LATTICE官方名字叫作CrossLinkLIFMD6000MasterLinkBoard的DEMO板,在我整片擦除了片外的FLASH后想重新再烧录时,却始终报如下错误:

INFO - Check configuration setup: Successful (Ignored JTAG Connection Checking).

INFO - Device1 LIF-MD6000: SPI-M25PX16: SPI Flash Erase,Program,Verify

Initializing…

IDCode Checking…

Enabling…

Erasing…

ERROR - Failed at Address h00000000
Status Register Bit Expected: h00 Actual: hFF

Failed to Erase the sector address h00000000. The sector could be secured.

ERROR - Operation: unsuccessful.

ERROR: pgr_program failed.

ERROR - Programming failed.
CrossLink下载出错

2021-04-21 15:00:39 +0800 获得奖牌  受欢迎的问题 ()
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2021-04-19 11:58:53 +0800 回答问题 lattice crosslink mipi tx,如何实现HS mode 与LP mode间的切换及在LP mode下发包?

一看你这问题,就是做返修屏的,这玩意行业很封闭的,技术基本不交流.

2021-04-17 20:48:52 +0800 评论回答 lattice crosslink mipi硬核,如何用modesim仿真

你看一下文档里面描写blackbox的部分,就是硬核.自己多试下.

2021-04-17 12:52:55 +0800 回答问题 lattice crosslink mipi硬核,如何用modesim仿真

参考这里 https://hifpga.com/%E9%97%AE%E9%A2%98/681/lattice-fpga-crosslink%E6%80%8E%E6%A0%B7%E5%81%9A%E4%BB%BF%E7%9C%9F/

2021-04-13 21:40:45 +0800 回答问题 关于FPGA实现128点FFT

指教什么?还是求代码?

2021-04-13 21:39:39 +0800 回答问题 lattice ecp3 serdes 8B/10B接收数据乱码

看看是不是串位了,串位的话手动调整一下就好了。

2021-04-12 09:08:21 +0800 修改回答 初学FPGA,有时会遇到代码看不懂,怎么解决呢?

我个人比较愚笨,我的经验是看不懂,再多看几遍,或者配合仿真,实在不行再找人请教,请教这个事在学校可以问老师,老师答你是义务,在公司的话就得看你问的人合不合适了,或者请人吃饭啥的,先把关系拉近.最后就上网站论坛或者QQ群咯,或者加知识星球(这

2021-04-12 09:01:19 +0800 回答问题 初学FPGA,有时会遇到代码看不懂,怎么解决呢?

我个人比较愚笨,我的经验是看不懂,再多看几遍,或者配合仿真,实在不行再找人请教,请教这个事在学校可以问老师,老师答你是义务,在公司的话就得看你问的人合不合适了,或者请人吃饭啥的,先把关系拉近.最后就上网上论坛咯,或者加知识星球,技术和知识的

2021-04-11 11:00:44 +0800 作最佳回答 xilinx FPGA 如何使向量乘法映射到DSP58中?

相比于 DSP48 , Versal ACAP 中的 DSP58 功能更加多样化,同时 Fmax也有很大提升 。我们将关注点放在DSp58 的向量乘法功能上。先看一下在执行向量乘法时 DSP58 的基本架构,如下图所示(图片来源: Figure 28 , am004 )。
(完整版登录见一楼)

从图中不难看出,核心单元有 3 个乘法器和 2 个加法器构成。其中乘法器两个输入数据的位宽分别为 8 - bit 和 9 一 bit ,故其输出位宽为 17 一 bit 。同时,乘法器的输出支持取反功能,这是由其中的 NEGATEO / NEGATEI / NEGATEZ 控制的。例如, NEGATEZ 为 1 ,图中最上方的乘法器输出结果就变为- M ,否则输出为 M 。紧随 3 个乘法器之后的加法器是一个 3 输入加法器,用于将 3 个乘法器的结果相加,渝入位宽均为 17 一 bit ,故输出位宽变为 19 一 bit 。末级的加法器也是一个 3 输入加法器,其中一个输入数据由前级加法器提供,另外两个输入数据由 Switch 4x2 提供(这实际上是一个 4 选 2 的数据选择器)。 Switch 的愉入可以是 DSP58 的 C 端 口 、 p 端 口 、 PCIN 端 口 (与前级 DSP58 的 PCOUT 连接)或者 O 。这意味着这个加法器可以执行本级 DSP58 的累加,还可以执行本级 DSP58 与前级 DSP58 的累加。此外,还有一点值得注意,从输入到输出的 Latency 为 3 ,是 3 级流水。进一步,从数学表达式的角度看, DSP58 执行的向量乘法功能如下面两个表达式所示。其中向量 u 为 [ ao , al , aZ ] ,向量 v 为[ bo , bl , bZI 。向量 u 的 3 个元录均为 9 一 bit ,由 DSP58 的 A 端口进入,向量v 的 3 个元素均为 8 一 bit ,由 DSP58 的 B 端口进入,这与 A 端口 27 一 bit 、 B 端口 24 一 bit 是完全吻合的。
(完整版登录见一楼)

这里有几点需要注意:首先,所有输入数据都要声明为有符号数,所以, Signed 关键字不能遗漏 ( logic默认为无符号数)。其次,输入到输出 Latency为 3 ,所以, 3 个乘法器与紧随其后的加法器之间没有流水寄存器,保证与图中的电路结构相一致。这也体现了 R TL 代码风格的一个重要因素:代码必须与硬件结构相匹配,这样才可能获得最好的性能。

2021-04-11 11:00:40 +0800 修改问题 xilinx FPGA 如何使向量乘法映射到DSP58中?

xilinx FPGA 如何使向量乘法映射到DSP58中? 相比于 DSP48 , Versal ACAP 中的 DSP58 功能更加多样化,同时 Fmax也有很大提升 。我们将关注点放在DSp58 的向量乘法功能上。先看一下在执行向量乘法

2021-04-11 07:53:54 +0800 回答问题 按键消抖模块的verilog代码看的不是很懂,不懂的几行标出,求帮忙看看

这个注释写得很清楚啊,就是先搞个计数器统计低电平时间,然后达到阈值就拉高相应位,但是这个代码是有问题的,看起来像新手写的。

2021-04-06 10:44:01 +0800 回答问题 读写SRAM 数据错误

这就放一张图出来,没有办法分析呃.

2021-04-05 15:34:22 +0800 问了问题 QuartusPrame Pro版Nios安装

QuartusPrame Pro版Nios安装 按照第一步打开链接之后,需要打开Powershell,要发管理员身份运行。 在Powershell中运行指令 dism.exe /online /enable-feature /fea

2021-04-05 15:23:28 +0800 修改问题 xilinx FPGA 如何使向量乘法映射到DSP58中?

xilinx FPGA 如何使向量乘法映射到DSP58中? 相比于 DSP48 , Versal ACAP 中的 DSP58 功能更加多样化,同时 Fmax也有很大提升 。我们将关注点放在DSp58 的向量乘法功能上。先看一下在执行向量乘法

2021-04-05 15:14:44 +0800 问了问题 xilinx FPGA 如何使向量乘法映射到DSP58中?

xilinx FPGA 如何使向量乘法映射到DSP58中? 相比于 DSP48 , Versal ACAp 中的 DSpSS 功能更加多样化,同时 Fmax 。注点放在 05 p 58 的向 t 乘法功能上。先看一下在执行向盘乘法时 OSp

2021-04-05 15:04:30 +0800 修改问题 Xilinx 低功耗-小容量-小封装ZYNQ Ultrascale+ MPSoC, 适用于ZYNQ-7000升级

Xilinx 低功耗-小容量-小封装ZYNQ Ultrascale+ MPSoC, 适用于ZYNQ-7000升级 Xilinx推出低功耗-小容量-小封装ZYNQUltrascale+ MPSoC,特别适合用于ZYNQ-7000升级换代 前

2021-04-05 15:02:53 +0800 问了问题 Xilinx 低功耗-小容量-小封装ZYNQ Ultrascale+ MPSoC, 适用于ZYNQ-7000升级

Xilinx 低功耗-小容量-小封装ZYNQ Ultrascale+ MPSoC, 适用于ZYNQ-7000升级 Xilinx推出低功耗-小容量-小封装ZYNQUltrascale+ MPSoC,特别适合用于ZYNQ-7000升级换代 前

2021-04-01 16:51:40 +0800 作最佳回答 vivado 2019.2 在ubuntu20.04 上安装到最后阶段时卡住的解决办法!

vivado 2019.2 在linux 下安装的过程中,前面一切很顺利,最后到这个generating installed device list的地方就卡住了, 命令行报错 Gtk-Message: 16:45:12.618: Failed to load module “canberra-gtk-module”

2021-04-01 16-48-07 的屏幕截图.png

费了老大的劲才发现是由于vivado的安装程序可能是32位的,安装下面的库就好了(答案见一楼).

2021-04-01 16:51:37 +0800 回答问题 vivado 2019.2 在ubuntu20.04 上安装到最后阶段时卡住的解决办法!

打开终端操作,执行以下命令 bash sudo apt install libtinfo5 libncurses5-dev

2021-04-01 16:51:04 +0800 修改问题 vivado 2019.2 在ubuntu20.04 上安装到最后阶段时卡住的解决办法!

vivado 2019.2 在ubuntu20.04 上安装到最后阶段时卡住的解决办法! vivado 2019.2 在linux 下安装的过程中,前面一切很顺利,最后到这个generating installed device list

2021-04-01 16:50:28 +0800 问了问题 vivado 2019.2 在ubuntu20.04 上安装到最后阶段时卡住的解决办法!

vivado 2019.2 在ubuntu20.04 上安装到最后阶段时卡住的解决办法! vivado 2019.2 在linux 下安装的过程中,前面一切很顺利,最后到这个generating installed device list

2021-03-31 14:28:02 +0800 获得奖牌  重要问题 ()
2021-03-29 21:32:52 +0800 修改问题 GT917S数据手册 GT917S编程指南 GT1151Q编程指南 GT1151Q数据手册

GT917S数据手册 GT917S编程指南 GT1151Q编程指南 GT1151Q数据手册 GT917S 数据手册.pdf https://hifpga.com/upfiles/16170238473347437.pdf GT917S编程

2021-03-29 21:31:08 +0800 作最佳回答 GT917S数据手册 GT917S编程指南 GT1151Q编程指南 GT1151Q数据手册

GT917S 数据手册.pdf https://hifpga.com/upfiles/16170238473347437.pdf
GT917S编程指南.pdf 具体见一楼

GT1151Q编程指南.pdf 具体见一楼

GT1151Q数据手册.pdf https://hifpga.com/upfiles/16170239175107296.pdf

2021-03-29 21:31:05 +0800 回答问题 GT917S数据手册 GT917S编程指南 GT1151Q编程指南 GT1151Q数据手册

GT917S编程指南.pdf https://hifpga.com/upfiles/16170238748297513.pdf GT1151Q编程指南.pdf https://hifpga.com/upfiles/161702389483

2021-03-29 21:27:40 +0800 问了问题 GT917S数据手册 GT917S编程指南 GT1151Q编程指南 GT1151Q数据手册

GT917S数据手册 GT917S编程指南 GT1151Q编程指南 GT1151Q数据手册 GT917S 数据手册.pdf https://hifpga.com/upfiles/16170238473347437.pdf GT917S编程

2021-03-29 21:22:29 +0800 获得奖牌  著名问题 ()
2021-03-29 21:10:07 +0800 回答问题 FPGA怎么实现一张1920X1080的图片放大到3840X2160

插值就可以了,看你选几次插值。

2021-03-19 20:53:53 +0800 修改问题 Xilinx FPGA Vivado 降低扇出的又一个好方法

Xilinx FPGA Vivado 降低扇出的又一个好方法 Vivado提供了多种方法来降低扇出。毕竟,高扇出网线带来的直接后果是大量的布线资源被占用,从而导致延迟过大,出现时序违例,甚至布线拥塞,更严重的会出现布线冲突。Vivado给出

2021-03-18 08:02:35 +0800 作最佳回答 CPLD + SDRAM 驱动4.3寸 7 寸TFT屏的超精简代码

下面的代码是一个量产过的商业代码,早些年由于很多MCU/ARM没有专用的TFT控制器,这玩意出过几百K的货,现在某些工业设备上仍有应用.当年由于CPLD很贵,这个是采用EPM570做的,极尽所能地进行了资源的优化,当然带来的后果就是性能的弱鸡,写入带宽大概只有不到10Mb/s, 这是接口是MCU接口的8080总线,同样对于8086总线在前端稍作修改即可.

代码见一楼回复.

先上传其寄存器手册及示例代码

16156428536194994.pdf

2021-03-16 15:30:27 +0800 问了问题 MMCM级联生成时钟是同步还是异步?

MMCM级联生成时钟是同步还是异步? 在使用Clocking WizardIP Core时,选择时钟源时会显示如下图所示的几个选项。其中Signgle ended clock capable pin和Differentialclock ca

2021-03-16 15:24:13 +0800 问了问题 vivado report_design_analysis 命令很强大

vivado report_design_analysis 命令很强大 Vivado提供了命令reportdesignanalysis,该命令功能强大,不仅可以分析时序,还可用于分析逻辑级数、设计复杂度和拥塞。 时序分析 在用于时序分析时

2021-03-16 15:15:45 +0800 问了问题 xilinx 三款Versal FPGA 有何区别?

xilinx 三款Versal FPGA 有何区别? 在7nm工艺节点上,Xilinx推出了Versal系列芯片。与前一代16nm工艺芯片UltraScale Plus相比,在结构上有很大的变化,在性能上有显著地提升。 Versal不再是

2021-03-14 12:22:56 +0800 问了问题 Vivado能把RAM综合成异构存储单元吗?

Vivado能把RAM综合成异构存储单元吗? 在UltraScale Pluse系列FPGA中,存储单元可以分为三类:SLICEM中的LUTRAM(又称为分布式RAM)、Block RAM和UltraRAM。这三类存储单元均可通过XPMME

2021-03-14 08:48:44 +0800 修改问题 CPLD + SDRAM 驱动4.3寸 7 寸TFT屏的超精简代码

CPLD + SDRAM 驱动4.3寸 7 寸TFT屏的超精简代码 MD070SD 下面的代码是一个量产过的商业代码,早些年由于很多MCU/ARM没有专用的TFT控制器,这玩意出过几百K的货,现在某些工业设备上仍有应用.当年由于CPLD很贵

2021-03-14 08:48:23 +0800 修改问题 CPLD + SDRAM 驱动4.3寸 7 寸TFT屏的超精简代码

CPLD + SDRAM 驱动4.3寸 7 寸TFT屏的超精简代码 下面的代码是一个量产过的商业代码,早些年由于很多MCU/ARM没有专用的TFT控制器,这玩意出过几百K的货,现在某些工业设备上仍有应用.当年由于CPLD很贵,这个是采用EP

2021-03-14 08:48:04 +0800 回答问题 CPLD + SDRAM 驱动4.3寸 7 寸TFT屏的超精简代码

先上 800x480 7寸的代码 ```verilog // TFT LCD Driver With SDRAM // 800 x 480 16bit Color //--------------------------------

2021-03-14 08:47:35 +0800 修改问题 CPLD + SDRAM 驱动4.3寸 7 寸TFT屏的超精简代码

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2021-03-14 08:46:40 +0800 获得奖牌  热门的问题 ()
2021-03-13 22:56:39 +0800 获得奖牌  受欢迎的问题 ()
2021-03-13 22:37:58 +0800 问了问题 再谈卷积神经网络中为什么会有矩阵乘法

再谈卷积神经网络中为什么会有矩阵乘法 在之前的文章中(卷积神经网络中为什么会有矩阵乘法?),我们提到的情形是只有一个通道的输入数据,相应的,也就只有一个与之对应的Kernel。如果是多通道输入数据,是否依然存在矩阵乘法呢?我们看下面的例子。

2021-03-13 22:36:04 +0800 问了问题 卷积神经网络中为什么会有矩阵乘法?

卷积神经网络中为什么会有矩阵乘法? 先看一个二维滤波器,如下图所示。滤波器是一个3x3的矩阵,输入数据是一个5x5的矩阵。输入矩阵中的红色方框(下文称之为滑窗)是一个激活区域(ActiveRegion),这个区域的大小与滤波器大小一致,均为

2021-03-13 22:32:31 +0800 问了问题 基于FPGA的实时JPEG编码器

基于FPGA的实时JPEG编码器 1 概述 JPEG,英文全称Joint Photographic Experts Group,即ISO和IEC联合图像专家组。这个专家组负责制定了静态图像压缩标准,即JPEG标准。 常用的JPEG压缩是